|
|
Арифметико-логические устройстваНа Рис. 3.12 изображена схема, которая называетсяарифметико-логическим устройством, илиАЛУ. Это устройство может вычислять одну из 4 следующих функций:
Рис. 3.12. Одноразрядное АЛУ В левом нижнем углу схемы находится двухразрядный декодер, который порождает сигналы включения для четырех операций. В зависимости от значений F0 и F1 выбирается одна из четырех линий разрешения, и тогда выходной сигнал выбранной функции проходит через последний вентиль ИЛИ. В верхнем левом углу схемы находится логическое устройство для вычисления АЛУ может выполнять не только логические и арифметические операции над А и В, но и делать их равными нулю, отрицая ENA (сигнал разрешения А) или ENB (сигнал разрешения В). Можно также получить В нижнем правом углу находится полный сумматор для подсчета суммы А и В и для осуществления переносов. Переносы необходимы, поскольку несколько таких схем могут быть соединены для выполнения операций над целыми словами. Одноразрядные схемы, подобные той, которая изображена на Рис. 3.12, позволяют разработчику сконструировать АЛУ любой желаемой ширины. На Рис. 3.13 показана схема 8-разрядного АЛУ, составленного из восьмиодноразрядных секций.
Рис. 3.13. Восемь одноразрядных секций, соединенных в 8-разрядное АЛУ. Сигналы разрешения и инверсии не показаны для упрощения схемы Сигнал INC (увеличение на единицу) нужен только для операций сложения. Он дает возможность вычислять такие суммы, как А+1 и А+В+1. Тактовые генераторы Во многих цифровых схемах все зависит от порядка, в котором выполняются действия. Иногда одно действие должно предшествовать другому, иногда два действия должны происходить одновременно. Для контроля временных отношений в цифровые схемы встраиваются тактовые генераторы, обеспечивающие синхронизацию.Тактовый генератор – это схема, которая вызывает серию импульсов. Все импульсы одинаковы по длительности. Интервалы между последовательными импульсами также одинаковы. Временной интервал между началом одного импульса и началом следующего называетсявременем такта. Частота импульсов обычно от 1 до 500 МГц, что соответствует времени такта от 1000 нс до 2 нс. Частота тактового генератора обычно контролируется кварцевым генератором, чтобы достичь высокой точности. Подведем итоги
Вопросы для самоконтроля 1. Назовите основные классы интегральных схем. 2. Какие схемы называют комбинационными? Назовите базовые комбинационные схемы. Вспомните, в каких случаях они применяются? 3.
Индивидуальные задания 1. Нарисуйте логическую схему 2-разрядного демультиплексора, у которого сигнал на единственной входной линии направляется к одной из четырех выходных линий в зависимости от значений двух линий управления.
2. Нарисуйте логическую схему 2-разрядного кодера, который содержит 4 входные и 2 выходные линии. Ровно одна из входных линий всегда равна 1. Двухразрядное двоичное число на 2 выходных линиях показывает, какая именно входная линия равна 1.
3. Обычная схема СИС представляет собой 4-разрядный сумматор. Четыре такие микросхемы можно связать вместе и получить 16-разрядный сумматор. Как вы думаете, сколько выводов должен содержать каждый 4-разрядный сумматор? Почему? ____________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________ 4. Если все вентили на Рис. 3.12 имеют задержку на прохождение сигнала 10 нс, а все прочие задержки не учитываются, сколько потребуется времени (минимум) для получения достоверного выходного сигнала? __________________________________________________________________________________________________________________________________________________________________________ 5. АЛУ, изображенное на Рис. 3.13, способно выполнять сложение 8-разрядных двоичных чисел. Может ли оно выполнять вычитание двоичных чисел? Если да, то объясните, как. Если нет, преобразуйте схему таким образом, чтобы она могла вычитать.
6. 16-разрядное АЛУ конструируется из 16 одноразрядных АЛУ, каждое из которых тратит на суммирование 10 нс. Если задержка на прохождение сигнала от одного АЛУ к другому составляет 1 нс, сколько времени потребуется для получения конечного результата? _______________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________________ Тема 3.3. Память В результате изучения данной темы Вы будете:
Память является необходимым компонентом любого компьютера. Без памяти не было бы компьютеров, по крайней мере, таких, какие есть сейчас. Память используется как для хранения команд, которые нужно выполнить, так и для хранения данных. Защелки SR-защелки Чтобы создать один бит памяти, нужна схема, которая каким-то образом «запоминает» предыдущие входные значения. Такую схему можно сконструировать из двух вентилей НЕ-ИЛИ, как показано Рис. 3.14. Аналогичные схемы можно построить из вентилей НЕ-И.
Рис. 3.14. Защелка НЕ-ИЛИ в состоянии 0 (а); защелка НЕ-ИЛИ в состоянии 1 (б) Схема, изображенная на Рис. 3.14, называетсяSR-защелкой. У нее есть два входа: S (setting – установка) и R (resetting – сброс). У нее также есть два комплиментарных (дополнительных) выхода: Легко увидеть, что установка S на значение 1 при состоянии защелки 1 (т.е. при Синхронные SR-защелки Часто бывает удобно сделать так, чтобы защелка меняла состояние только в определенные моменты. Чтобы достичь этой цели, необходимо немного изменить основную схему и тогда мы получимсинхронную SR-защелку (Рис. 3.15).
Рис. 3.15. Синхронная SR-защелка Эта схема имеет дополнительный синхронизирующий вход, который обычно равен 0. Если этот вход равен 0, то оба выхода вентилей И равны 0 независимо от S и R, и защелка не меняет состояние. Когда значение синхронизирующего входа равно 1, действие вентилей И исчезает и состояние защелки становится зависимым от S и R. Для обозначения того факта, что синхронизирующий вход равен 1 (то есть состояние схемы зависит от значений S и R), часто используется термин стробировать. До сих пор мы не говорили, что происходит, если S=R=1. И по понятным причинам: когда и R, и S в конце концов, возвращаются к 0, схема переходит в неопределенное состояние. Единственное состоятельное положение при S=R=1 – это Синхронные D-защелки Чтобы разрешить неопределенность SR-защелки (при S=R=1), нужно предотвратить появление подобной неопределенности. На Рис. 3.16 изображена схема защелки только с одним входом D.
Рис. 3.16. Синхронная D-защелка Так как входной сигнал в нижний вентиль И всегда является обратным кодом входного сигнала в верхний вентиль И, ситуация, когда оба входа равны 1, никогда не возникает. Когда D=1 и синхронизирующий вход равен 1, защелка переходит в состояние Триггеры
Рассмотрим схему на Рис. 3.17, а).
Рис. 3.17. Генератор импульса (а); временная диаграмма для четырех точек на схеме (б) На первый взгляд может показаться, что выход вентиля И всегда будет нулевым, поскольку функция И от любого сигнала с его инверсией дает 0, но на самом деле ситуация несколько более «тонкая». При прохождении сигнала через инвертор происходит небольшая, но все-таки не нулевая задержка. Данная схема работает именно благодаря этой задержке. Предположим, что мы измеряем напряжение в четырех точках а, b, с и d. Входной сигнал в точке а представляет собой длинный синхронизирующий импульс (см. нижний график на Рис. 3.17, б). Сигнал в точке b показан над ним. Отметим, что этот сигнал инвертирован и подается с некоторой задержкой. Время задержки зависит от типа инвертора и обычно составляет несколько наносекунд. Сигнал в точке с тоже подается с задержкой, но эта задержка обусловлена только временем прохождения сигнала (со скоростью света). Если физическое расстояние между а и с, например, 20 микрон, тогда задержка на распространение сигнала составляет 0,0001 нс, что, конечно, незначительно по сравнению со временем, которое требуется на прохождение сигнала через инвертор. Таким образом, сигнал в точке с практически идентичен сигналу в точке а. Когда входные сигналы b и с подвергаются операции И, в результате получается короткий импульс, длина которого
Рис. 3.18. D-триггер Стандартные изображения защелок и триггеров показаны на Рис. 3.19. На Рис. 3.19, а) изображена защелка, состояние которой загружается тогда, когда синхронизирующий сигнал СК (от слова clock) равен 1. В противоположность ей, защелка, изображенная на Рис. 3.19, б), загружает состояние из D, когда синхронизирующий сигнал СК равен 0. На Рис. 3.19, в) и г) изображены триггеры. То, что это триггеры, а не защелки, показано с помощью уголка при синхронизирующем входе. Триггер на Рис. 3.19, в) изменяет состояние на возрастающем фронте синхронизирующего импульса (переход от 0 к 1), тогда как триггер на Рис. 3.19, г)изменяет состояние на заднем фронте (переход от 0 к 1).
Рис. 3.19. D-защелки и D-триггеры Многие (хотя не все) защелки и триггеры также имеют выход Регистры Существуют различные конфигурации триггеров. На рисунке Рис. 3.20 изображена схема, содержащая два независимых D-триггера с сигналами предварительной установки и очистки.
Рис. 3.20. Два D-триггера Хотя эти два триггера находятся на одной микросхеме с 14 выводами, они не связаны между собой. Совершенно по-другому устроен восьмиразрядный триггер, изображенный на Рис. 3.21. Здесь, в отличие от предыдущей схемы, у восьми триггеров нет выхода 5 и линий предварительной установки и все синхронизирующие линии связаны вместе и управляются выводом 11. Сами триггеры того же типа, что на Рис. 3.19, г), но инвертирующие входы аннулируются инвертором, связанным с выводом 11, поэтому триггеры запускаются при переходе от 0 к 1. Все восемь сигналов очистки также объединены, поэтому, когда вывод 1 переходит в состояние 0, все триггеры также переходят в состояние 0. Если вам не понятно, почему вывод 11 инвертируется на входе, а затем инвертируется снова при каждом сигнале СК, то ответ прост: входной сигнал не имеет достаточной мощности, чтобы запустить все восемь триггеров; входной инвертор на самом деле используется в качестве усилителя.
Рис. 3.21. Восьмиразрядный триггер Одна из причин объединения линий синхронизации и линий очистки в данной микросхеме – экономия выводов. С другой стороны, микросхема данной конфигурации несколько отличается от восьми несвязанных триггеров. Эта микросхема используется в качестве одного 8-разрядного регистра. Две такие микросхемы могут работать параллельно, образуя 16-разрядный регистр. Для этого нужно связать соответствующие выводы 1 и 11.   ЧТО И КАК ПИСАЛИ О МОДЕ В ЖУРНАЛАХ НАЧАЛА XX ВЕКА Первый номер журнала «Аполлон» за 1909 г. начинался, по сути, с программного заявления редакции журнала...  Конфликты в семейной жизни. Как это изменить? Редкий брак и взаимоотношения существуют без конфликтов и напряженности. Через это проходят все...  Система охраняемых территорий в США Изучение особо охраняемых природных территорий(ООПТ) США представляет особый интерес по многим причинам...  ЧТО ТАКОЕ УВЕРЕННОЕ ПОВЕДЕНИЕ В МЕЖЛИЧНОСТНЫХ ОТНОШЕНИЯХ? Исторически существует три основных модели различий, существующих между... Не нашли то, что искали? Воспользуйтесь поиском гугл на сайте:
|
И 
, 
и 
(арифметическая сумма, не логическая). Выбор функции зависит от того, какие сигналы поступают на линии F0 и F1: 00(2), 01(2), 10(2) или 11(2).
, установив INVA (инверсию А). При нормальных условиях, чтобы разрешить поступление обоих входных сигналов, и ENA, и ENB равны 1. Сигнал INVA при нормальных условиях равен 0. В этом случае А и В просто поступают в логическое устройство без изменений.
и 
. В отличие от комбинационной схемы, выходные сигналы защелки не определяются текущими входными сигналами.
) не вызывает изменений, но установка R на значение 1 приводит к изменению состояния защелки. Таким образом, если S принимает значение 1, то 
. Схема «запоминает», какой сигнал был в последний раз: S или R. Используя это свойство, мы можем конструировать компьютерную память.
, но как только оба входа возвращаются к 0, защелка должна перейти в одно из двух стабильных состояний. Если один из входов принимает значение 0 раньше, чем другой, оставшийся в состоянии 1 «побеждает», потому что когда один из входов равен 1, он управляет состоянием защелки. Если оба входа переходят к 0 одновременно (что маловероятно), защелка переходит в одно из своих состояний случайным образом.
равна вентильной задержке инвертора (обычно 5 нс и меньше). Выходной сигнал вентиля И – данный импульс, сдвинутый из-за задержки вентиля И (см. верхний график на Рис. 3.17, б). Этот временной сдвиг означает только то, что D-защелка активизируется с определенной задержкой после нарастающего фронта синхронизирующего импульса. Он никак не влияет на длину импульса. В памяти со временем цикла в 50 нс импульс в 5 нс (который сообщает, когда нужно выбирать линию D) достаточно короткий, и в этом случае полная схема может быть такой, какая изображена на Рис. 3.18.
